AM3352BZCZA100
Característiques
Sitara™ ARM® Cortex® de fins a 1 GHz
-Processador RISC A8 de 32 bits
– Coprocessador NEON™ SIMD
– 32 KB d'instrucció L1 i 32 KB de memòria cau de dades amb error únic
Detecció
- 256 KB de memòria cau L2 amb codi de correcció d'errors (ECC)
– 176 KB de ROM d'arrencada en xip
– 64 KB de RAM dedicada
– Emulació i depuració - JTAG
- Controlador d'interrupcions (fins a 128 sol·licituds d'interrupció)
Memòria al xip (RAM L3 compartida)
– 64 KB de RAM del controlador de memòria en xip (OCMC) de propòsit general
– Accessible a tots els màsters
- Admet la retenció per a un despertar ràpid
Interfícies de memòria externa (EMIF)
– mDDR(LPDDR), DDR2, DDR3, DDR3L
Controlador
– mDDR: rellotge de 200 MHz (velocitat de dades de 400 MHz)
– DDR2: rellotge de 266 MHz (taxa de dades de 532 MHz)
– DDR3: rellotge de 400 MHz (velocitat de dades de 800 MHz)
– DDR3L: rellotge de 400 MHz (velocitat de dades de 800 MHz)
– Bus de dades de 16 bits
– 1 GB d'espai adreçable total
- Admet una configuració de dispositiu de memòria x16 o dues x8
- Controlador de memòria de propòsit general (GPMC)
- Interfície de memòria asíncrona flexible de 8 bits i 16 bits amb fins a set seleccions de xip (NAND, NOR, Muxed-NOR, SRAM)
– Utilitza el codi BCH per admetre ECC de 4, 8 o 16 bits
– Utilitza codi Hamming per admetre ECC d'1 bit
- Mòdul de localització d'errors (ELM)
– S'utilitza conjuntament amb el GPMC per localitzar adreces d'errors de dades de polinomis de síndrome generats mitjançant un algorisme BCH
- Admet 4, 8 i 16 bits per ubicació d'error de bloc de 512 bytes basat en algorismes BCH
Subsistema d'unitats programables en temps real i subsistema de comunicació industrial (PRU-ICSS)
- Admet protocols com EtherCAT®, PROFIBUS, PROFINET, EtherNet/IP™ i més
- Dues unitats programables en temps real (PRU)
- Processador RISC de càrrega/emmagatzematge de 32 bits capaç d'executar-se a 200 MHz
- 8 KB de RAM d'instruccions amb detecció d'un sol error (paritat)
- 8 KB de memòria RAM de dades amb detecció d'un sol error (paritat)
– Multiplicador de 32 bits d'un sol cicle amb acumulador de 64 bits
- El mòdul GPIO millorat proporciona suport ShiftIn/Out i tancament paral·lel al senyal extern
- 12 KB de RAM compartida amb detecció d'un sol error (paritat)
– Tres bancs de registre de 120 bytes accessibles per cada PRU
– Controlador d'interrupcions (INTC) per a la gestió d'esdeveniments d'entrada del sistema
– Bus d'interconnexió local per connectar mestres interns i externs als recursos dins del PRU-ICSS
– Perifèrics dins del PRU-ICSS:
- Un port UART amb pins de control de flux,
Admet fins a 12 Mbps
– Un mòdul de captura millorada (eCAP).
– Dos ports Ethernet MII compatibles amb la indústria
Ethernet, com EtherCAT
- Un port MDI
Mòdul de gestió d'alimentació, restabliment i rellotge (PRCM).
- Controla l'entrada i la sortida dels modes d'espera i de son profund
- Responsable de la seqüenciació del son, la seqüenciació d'apagat del domini d'alimentació, la seqüenciació de despertador i la seqüenciació d'encesa del domini d'alimentació
– Rellotges
– Alta freqüència integrada de 15 a 35 MHz
Oscil·lador utilitzat per generar un rellotge de referència per a diversos rellotges de sistemes i perifèrics
- Admet l'activació i desactivació del rellotge individual
Control per a subsistemes i perifèrics
Facilitar el consum d'energia reduït
– Cinc ADPLL per generar rellotges del sistema
(Subsistema MPU, interfície DDR, USB i perifèrics [MMC i SD, UART, SPI, I2C], L3, L4, Ethernet, GFX [SGX530], LCD Pixel Clock)
